如何用產生式表示異或邏輯 異或電路邏輯圖

1、即兩個數（例如a和b），相同（兩者都為真或兩者都為假）時，邏輯異或後即為假（通常用0表示），不同（一方為真，一方為假）時，邏輯異或後即為真（通常用1表示）。

2、可以用真值表分析.分別輸入0,0; 1,0 ; 0,1 ;1,1.確定輸出值,再與異或門的真值表比對。如果相同表明是正確的。

3、設計過程可以把異或關係轉化成與非關係或其他關係,再根據邏輯式畫出電路圖。